典型文献
基于SAR-SS架构的图像传感器专用高速列级ADC设计
文献摘要：
针对图像传感器中传统列级模数转换器(ADC)难以实现高帧频的问题,提出了一种由逐次逼近寄存器型(SAR)ADC和单斜坡型(SS)ADC组成的混合型高速列级ADC,使转换周期相较于传统的SS ADC缩短约97％;利用SAR ADC的电容实现像素的相关双采样(CDS),在模拟域做差,使CDS的量化时间缩短至一个转换周期,进一步提高了 ADC的量化速度;为了保证列级ADC的线性度,提出了一种1 bit冗余算法,可实现+0.13/-0.12 LSB的微分非线性和+0.18/-0.93 LSB的积分非线性.基于180 nm CMOS工艺的仿真结果表明,该列级ADC在50 MHz时钟下,转换周期仅为1μs,无杂散动态范围为73.50 dB,信噪失真比为66.65 dB,有效位数为 10.78 bit.
文献关键词：
图像传感器;高速列级ADC;逐次逼近寄存器ADC;单斜坡ADC;混合型ADC;相关双采样
中图分类号：
作者姓名：
刘宇帆;刘炯晗;程禹;曲杨;钟国强;常玉春
作者机构：
大连理工大学微电子学院,辽宁大连116024
文献出处：
引用格式：
[1]刘宇帆;刘炯晗;程禹;曲杨;钟国强;常玉春-.基于SAR-SS架构的图像传感器专用高速列级ADC设计)[J].半导体光电,2022(06):1119-1123
A类：
列级模数转换器
B类：
SAR,SS,图像传感器,ADC,难以实现,高帧频,逐次逼近,寄存器,器型,单斜,斜坡,混合型,现像,像素,相关双采样,CDS,量化时间,线性度,bit,+0,LSB,CMOS,MHz,时钟,无杂散动态范围,dB,信噪失真比,有效位数
AB值：
0.33699
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